Scrigroup - Documente si articole

Username / Parola inexistente      

Home Documente Upload Resurse Alte limbi doc  

CATEGORII DOCUMENTE





AeronauticaComunicatiiElectronica electricitateMerceologieTehnica mecanica


Porti logice si circuite logice combinationale statice in tehnologia CMOS

Electronica electricitate

+ Font mai mare | - Font mai mic







DOCUMENTE SIMILARE

Trimite pe Messenger
Pornirea motoarelor de curent continuu
Masurarea puterii reactive in circuite trifazate cu ajutorul wattmetrului electrodinamic
Circuite basculante bistabilede tip J-K si T
Autotransformatorul
STABILIZATOR DE TENSIUNE CU CI 7805
Schemele echivalente si diagrama fazoriala la motorul asincron
VERIFICAREA INSTALATIILOR ELECTRICE
STRUCTURI COMBINATIONALE SSI IMPLEMENTATE IN VERILOG
Circuitele de alimentare de putere redusa
Separatoare

Porti logice si circuite logice combinationale statice in tehnologia CMOS



Pentru implementarea functiilor logice in tehnologia CMOS sunt utilizate atat tranzistoare nMOS cat si tranzistoare pMOS. In zilele noastre aceasta tehnologie este dominanta, reprezentand prima alegere a proiectantilor de microprocesoare, memorii si circuite integrate ASIC (Aplication Specific Integrated Circuits). Avantajul major al circuitelor CMOS in comparatie cu cele nMOS sau bipolare este dat de consumul mult mai mic de putere. Spre deosebire de acestea din urma, un circuit CMOS aproape ca nu disipa putere statica, atunci cand circuitul nu se afla in comutatie. Aceasta trasatura a circuitelor in tehnologie MOS complementara se poate observa cel mai simplu pentru circuitul fundamental, inversorul. Consumul redus de putere statica permite integrarea a mult mai multe porti CMOS pe un circuit integrat decat in cazul utilizarii tranzistoarelor bipolare sau doar a tranzistoarelor nMOS. Rezulta astfel un grad ridicat de performanta al circuitelor, raportat la consumul de putere si la costul redus.

1.1                          Obiective

Lucrarea de fata are ca obiectiv studiul portilor logice si al circuitelor logice combinationale statice. Se vor prezenta structura si parametrii portilor logice implementate la nivel de tranzistor MOS pentru a intelege utilizarea acestor structuri fundamentale in proiectarea circuitelor combinationale complexe. De asemenea, se urmareste dezvoltarea unor simboluri pentru portile studiate pentru a putea fi utilizate in lucrarile ce urmeaza.

1.2                          Fundamentarea teoretica

Toate circuitele logice combinationale statice asigura conectarea nodului de iesire la potentialul VDD sau VSS printr-o cale de rezistenta scazuta. Desigur, aceasta proprietate este valabila doar in starile in care semnalele de intrare si iesire nu variaza, adica in starile stabile sau statice. Ideea de baza in proiectarea portilor logice si a circuitelor combinationale porneste de la structura circuitului inversor; astfel, tranzistoarele nMOS si pMOS individuale sunt inlocuite de blocuri de tranzistoare nMOS si pMOS interconectate complementar.

1.2.1                                Conexiunea serie a tranzistoarelor  MOS

Tranzistoarele pot fi privite ca si comutatoare comandate de semnalul aplicat in grila. In acest caz la conectarea in serie a doua tranzistoare nMOS, ca si in F.2.1.a, se obtine functia SI.  Pentru ca circuitul sa transmita semnalul de intrare la iesire este necesar ca atat semnalul A cat si semnalul B sa fie HIGH. Pentru a obtine aceeasi functie cu tranzistoare pMOS, este necesara tot o conexiune serie, insa pentru ca semnalul de la intrare sa se propage, in aceasta situatie semnalele A si B trebuie sa fie LOW.


Figura F2.1. Conexiunea serie implementata cu  tranzistoare nMOS (a) si pMOS (b).

1.2.2                                Conexiunea paralel a tranzistoarelor  MOS

Conectarea paralel a doua tranzistoare nMOS in portile carora se aplica semnalele de comanda A si B conduce imediat la functia SAU. De remarcat ca semnalul de intrare se transmite la iesire daca cel putin unul din semnalele de comanda este HIGH. Pentru a implementa functia SAU cu tranzistoare pMOS, acestea se conecteaza identic, doar ca semnalul de intrare se regaseste la iesire daca cel putin unul din semnalele de comanda este LOW. Ambele situatii sunt descrise in figura F2.2.

1.2.3                                Poarta logica SI-NU cu doua intrari

Poarta SI-NU este cel mai simplu exemplu pentru a ilustra conceptul de ˝tehnologie MOS complementara˝: tranzistoarele nMOS sunt conectate in serie intre nodul de iesire si masa VSS, iar tranzistoarele pMOS sunt

Figura F2.2. Conexiunea SAU implementata cu  tranzistoare nMOS (a) si pMOS (b).

conectate in paralel intre punctul de alimentare VDD si nodul de iesire. Rezulta astfel ca blocurile de tranzistoare n si p sunt complementare din punct de vedere al topologiei. Implementarea cu tranzistoare a portii logice SI-NU este prezentata in F2.3a. Functionarea circuitului rezulta imediat: doar daca ambele semnale de intrare A si B sunt ˝1˝ exista o cale de conductie intre iesire si masa, rezultand ˝0˝ logic la iesire; daca unul din semnalele de intrare este ˝0˝ calea dintre iesire si masa este intrerupta, insa exista o cale de conductie intre alimentare si iesire, rezultand ˝1˝ logic la iesire. S-a dedus astfel tabelul de adevar al functiei SI-NU (F2.3.c).


Figura F2.3. Poarta logica SI-NU; structura (a), simbol (b) si tabel de adevar (c).

1.2.4                                Poarta logica SAU-NU cu doua intrari

Structura portii logice SAU-NU este duala configuratiei portii SI-NU: blocul tranzistoarelor nMOS contine o conexiune paralel intre cele doua tranzistoare, iar blocul tranzistoarelor pMOS contine o conexiune serie.  Este suficient ca unul din semnalele de intrare sa fie ˝1˝ pentru a stabili o conexiune intre iesire si masa pentru a obtine ˝0˝  pe pinul de iesire. Structura la nivel de tranzistor, simbolul si tabelul de adevar ale portii logice SAU-NU sunt prezentate in F2.4.


Figura F2.4. Poarta logica SAU-NU; structura (a), simbol (b) si tabel de adevar (c).

1.2.5                                Porti logice cu intrari multiple

Portile SI-NU sau SAU-NU cu mai multe intrari se construiesc respectand principiul dualitatii topologice intre cele doua blocuri de tranzistoare. Astfel, o poarta SAU-NU cu trei sau mai multe intrari contine o structura paralel de trei sau mai multe tranzistoare nMOS conectate intre nodul de iesire si masa si o structura serie formata din acelasi numar de tranzistoare pMOS conectate intre punctul de alimentare si iesire. Figura F2.5 prezinta structura interna a portilor SI-NU si SAU-NU cu trei intrari. Teoretic, se pot construi in acest fel porti logice fundamentale cu un numar foarte mare de intrari; totusi, o conexiune serie de mai multe tranzistoare implica timpi de intarziere mari (mai ales pentru tranzistoarele pMOS in serie) si pierderi din nivelele stabilite de tensiuni, astfel ca in practica portile SI-NU sunt de obicei limitate la 4 intrari (4 tranzistoare nMOS in serie), iar portile SAU-NU la 3 intrari (3 tranzistoare pMOS in serie). Dezavantajele portilor cu foarte multe intrari folosite la implementarea functiilor logice cu mai multe variabile sunt inlaturate prin combinarea portilor logice simple cu 3-4 intrari. Un astfel de exemplu care implementeaza functia SI intr-o structura arborescenta este prezentat in F2.6.




Figura F2.5.  Porti logice cu trei intrari: SI-NU (a) si SAU-NU (b).


Figura F2.6. Implementari arborescente posibile pentru functia f=ABCDEFGH

1.2.6                                Circuite combinationale formate cu porti logice

Pornind de la principiul complementaritatii blocurilor n si p de tranzistoare se poate proiecta orice circuit combinational. De exemplu, pentru implementarea functiei  avem nevoie de 10 tranzistoare; referindu-ne la blocul tranzistoarelor nMOS, operatorul ˝+˝ dintre cei doi termeni ai functiei este implementat prin conexiune paralel intre tranzistorul comandat cu semnalul A si blocul de tranzistoare care implementeaza functia B(C+D); acest produs este implementat la randul sau printr-o conexiune serie (operatorul ˝·˝) intre tranzistorul comandat cu semnalul B si conexiunea paralel dintre tranzistoarele comandate cu C si D. Semnalul obtinut in punctul X este chiar functia negata care, inversata, conduce la rezultatul dorit. Rezulta astfel schema circuitului din F2.8.

Figura F2.7. Implementarea la nivel de tranzistor a functiei f=A+B(C+D)

1.2.7                                Parametrii portilor logice

Parametrii dinamici ai portilor logice si ai circuitelor combinationale sunt cei definiti in Lucrarea 1, paragraful 1.2.2: timpul de tranzitie la crestere, descrestere si timpul de propagare. Practic, acesti parametri masoara viteza circuitului proiectat. Parametrii statici sunt acei parametri care nu depind de caracteristicile de comutatie, fiind definiti atunci cand semnalele de intrare si iesire nu variaza; acesti parametri pot fi dedusi din schemele modelelor cu comutatoare asociate fiecarui circuit pentru fiecare stare stabila posibila. Pe langa parametrii statici deja definiti, in cazul circuitelor combinationale intervin alti doi parametri statici care determina in mod esential viteza acestor circuite:

·         fan-out (FO): defineste numarul de intrari de porti care sunt conectate la o singura iesire. Raspunsul in timp al unui circuit variaza cu acest parametru datorita capacitatii parazite pe care o reprezinta intrarile portilor conectate la o iesire.

·         fan-in (FI): reprezinta numarul de intrari ale unei porti care se conecteaza la iesirile altor porti.

1.3                          Desfasurarea lucrarii

Lansarea programului OrCAD si a aplicatiei de gestiune a proiectelor, Capture CIS se face din meniul Windows Start-Program Files-OrCAD 9.2-Capture CIS. Se deschide proiectul creat la Lucrarea 1, iar in fereastra Project Manager, cu click dreapta pe fisierul proiect (~.dsn) se genereaza un nou fisier Schematic care va fi denumit intr-un mod sugestiv. Tot click dreapta pe noul fisier va genera o noua pagina de editare a circuitelor. Editati schemele interne ale portilor SI-NU si SAU-NU cu toate tranzistoarele egale, atasati pini de intrare si iesire si creati simboluri pentru cele doua porti dupa indicatiile din Lucrarea 1, paragraful 1.3.3.




1.3.1                                Influenta parametrilor Fan-In si Fan-Out

                              asupra timpului de propagare

Timpii de tranzitie, respectiv timpul de propagare depind de capacitatea de sarcina prin relatii de directa proportionalitate, dupa cum exprima ecuatiile E1.1 si E1.2 din Lucrarea 1. De asemenea, capacitatea este direct proportionala cu numarul de intrari de porti conectate in nodul de iesire, asadar cu parametrul FO. Pe langa intarzierea introdusa, cresterea parametrului FO peste 3-4 (valori uzuale) poate conduce la degradarea amplitudinii semnalului de comanda pentru circuitele conectate la nodul de iesire.

Studiati efectul parametrului fan-out asupra timpului de propagare pentru structurile inversoare prezentate in schema „inversorul_FO” din proiectul corespunzator lucrarii 1. Masurati timpii de propagare (tpHL si tpLH) ai semnalului de intrare intre intrare si punctele FO1, FO2, FO3 si OUT si completati tabelul T2.1.

Tabelul T2.1.

[ns]

IN-FO1

IN-FO2

IN-FO3

IN-OUT

tpHL

tpLH

Cu cat creste timpul de propagare in cazul unui inversor cu FO=4 spre deosebire de cazul in care FO=1?

Pentru cele trei circuite din F2.6, considerand aceleasi dimensiuni pentru tranzistoare si o sarcina de 5f F, masurati timpul de tranzitie LH a iesirii si timpul de propagare intre intrare si punctele A0, A1  si A2 si completati tabelul T2.2. Presupunem tranzitia semnalelor de la intrare: 1111110 => 11111111. Faceti o comparatie intre cele trei circuite din punct de vedere al vitezei de propagare.

Tabelul T2.2.

[ns]

A0

A1

A2

tpLH

tLH

Figura F2.9 prezinta graficul de variatie al timpului de propagare pentru o poarta SI-NU in functie de parametrul FI. Explicati curbele prezentate.

Text Box: tp(nsec)


Figura F2.9. Timpul de propagare in functie de fan-in pentru poarta SI-NU

1.3.2                                Influenta dimensiunilor tranzistoarelor asupra

                              timpului de propagare

Pentru poarta SI-NU cu doua intrari si o sarcina capacitiva de 5 fF, determinati variatia timpului de propagare si a timpilor de tranzitie cu raportul W/L al tranzistoarelor. Considerand toate tranzistoarele de lungime minima, L=0,13 μm,  determinati raportul Wp/Wn care asigura un timp de propagare minim prin cele doua porti.

1.4                          Intrebari si probleme

1.      Determinati si studiati structura interna pentru portile XOR si XNOR.

2.      Studiati topologia circuitelor implementate in schemele “Aplicatia1” si “Aplicatia2” din proiectul corespunzator lucrarii.

3.      Explicati intuitiv cum depind parametrii dinamici ai circuitelor combinationale de statistica semnalelor de intrare (de combinatiile de biti de la intrare).








Politica de confidentialitate

DISTRIBUIE DOCUMENTUL

Comentarii


Vizualizari: 2825
Importanta: rank

Comenteaza documentul:

Te rugam sa te autentifici sau sa iti faci cont pentru a putea comenta

Creaza cont nou

Termeni si conditii de utilizare | Contact
© SCRIGROUP 2019 . All rights reserved

Distribuie URL

Adauga cod HTML in site