| CATEGORII DOCUMENTE |
CIRCUITE DE MULTIPLEXARE - CIRCUITE DE DEMULTIPLEXARE
GENERALITATI
Circuitele de multiplexare (MUX-urile ) sunt cele care permit trecerea datelor de la una din cele n intrari spre iesirea unica (o singura iesire pt n intrari si in functie de schimbarea starilor apare alta ). Selectia intrarii care urmeaza a avea acces la iesire se face printr-un cuvant de cod (adresa) avand p biti (fig .).
A0 A1 Ap-1
MUX
l0
l1
Y
ln-1
Se observa ca n=2n , adica numarul de intrari este egal cu numarul combinatiilor de cod ale barelor de adresa .
CIRCUITUL DE MULTIPLEXARE CU 4 INTRARI
In cazul MUX-ului cu n=intrari (I0,I1, I2, I3) , numarul barelor de adresa este p=2(A0,A1).
Observatie :schema
este prevazuta si cu o intrare de autorizare E, active in starea “ “L”.
Pornind de la tabelul de adevar al unui circuit de multiplexare cu 4 intrari (tabelul din fig), scriem FCD,relatia a carei implementare este prezenta in fig 4.2.
|
E |
A1 |
A0 |
I0 |
I1 |
I2 |
I3 |
Y |
|
1 |
X |
X |
X |
X |
X |
X |
0 |
|
0 |
0 |
0 |
I0 |
X |
X |
X |
I0 |
|
0 |
0 |
1 |
X |
I1 |
X |
X |
I1 |
|
0 |
1 |
0 |
X |
X |
I2 |
X |
I2 |
|
0 |
1 |
1 |
X |
X |
X |
I3 |
I3 |
Y=E(A1A0I0+A1A0I1+A1A0I2+AIA0I3) .Tinand seama de de disponibilul de circuite integrate
:CDB 404 (6 inversoare , fig A.2) , CDB 408 (4 x ) Si cu cate 2 intrari , fig
A.3 ) , CDB 454 (operator SI-SAU-NU cu 4
x 2 intrari , fig A.8) , si utilizand proprietatea de asocitivitate a functiei
SI : x x x x = (x1 x2)(x3 x4) schema din fig 4.2 poate fi transformata .
MUX-urile pot fi utilizate la implementarea c.l.c cu o singura iesire, la conversia paralele-serie a datelor, precum si la realizarea de sisteme de transmisie a datelor pe un singur canal , cu asigurarea sincronizarii .
CIRCUITE DE DEMULTIPLEXARE
GENERALITATI
Circuite de demultiplexare (DEMUX-urile) sunt c.l.c care permit transmiterea datelor de la o intrare unica la una din cele m iesiri selectate printr-un cuvant de cod (adresa ). Schema unui DEMUX cu m iesiri si p bare de adresa (m=2p) este prezentata in fig de mai jos :
A0 Ap-1
DEMUX 
Y0 I
(o singura intrare) ----- ----- --------------> --- Ym-1
CIRCUITUL DE DEMULTIPLEXARE CU 4
IESIRI Circuitul de demultiplexare
cu m=4 iesiri (Y0, Y1, Y2, Y3 )are p=2 bare de adresa
(A0, A1).Pornind de la tabelul de adevar al unui astfel de circuit se scriu
functiile de iesire : Y0=IA1A0 , Y1=IA1A0 , Y2=IA1A0, Y3=IA1A0 si se obtine
varianta de implementare din fig 5.2.
|
A1 |
A0 |
I |
Y0 |
Y1 |
Y2 |
Y3 |
|
0 |
0 |
0/1 |
0/1 |
0 |
0 |
0 |
|
0 |
1 |
0/1 |
0 |
0/1 |
0 |
0 |
|
1 |
0 |
0/1 |
0 |
0 |
0/ 1 |
0 |
|
1 |
1 |
0/1 |
0 |
0 |
0 |
0/1 |
Tinand seama de disponibilul de circuite integrate :CDB 408 (4xSi cu cate 2 intrari , fig A3) si CDB 404 (6 inversoare , fig A.2)si utilizand proprietatea de asociativitate a functiei SI :x1x2x3= x1(x2x3) , portile logice SI cu 3 intrari se pot sintetiza din porti logice SI cu 2 intrari , asa cum este ilustrat in fig 5.3:
In
aceste conditii circuitul se transforma de maniera circuitului din fig 5.4
CONVERTOARE DE COD
GENERALITATI
Convertorul de cod este un c.l.c care permite transformarea unui cod binary in altul .
Schema bloc a unui convertor de n/m biti este prezentata in fig :
CONVERTOR de COD 
I0 O0
Cod binar
Initial In-1Cod binar final
Om-1
CONVERTORUL DE COD DIN COD BINAR NATURAL IN COD (Gray)
Schema bloc a unui convertor pe 4 biti din cod binary natural in cod Gray se obtine din codul binary natural astfel :
G0- repeta primele 2 locatii ale lui B0 , dupa care se reflecta din 2 in 2 locatii
G1-repeta primele 4 locatii ale lui B1 , dupa care se reflecat din 4 in 4 locatii
G2 –repeta primele 8 locatii ale lui B2 dupa care se reflecta din 8 in 8 locatii ;
G3-repeta B3
Convertor
de
cod
B0 G0
B1 G1Cod binar reflectat
B2 G2
B3 G3
Tabelul de adevar al convertorului de cod “binar natural-Gray “
|
|
|
|
|
|
|
|
|
|
B3 |
B2 |
B1 |
B0 |
G3 |
G2 |
G1 |
G0 |
|
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
|
0 |
0 |
0 |
1 |
0 |
0 |
0 |
1 |
|
0 |
0 |
1 |
0 |
0 |
0 |
1 |
1 |
|
1 |
0 |
1 |
1 |
0 |
0 |
1 |
0 |
|
0 |
1 |
0 |
0 |
0 |
1 |
1 |
0 |
|
0 |
1 |
0 |
1 |
0 |
1 |
1 |
1 |
|
0 |
1 |
1 |
0 |
0 |
1 |
0 |
1 |
|
0 |
1 |
1 |
1 |
0 |
1 |
0 |
0 |
|
1 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
|
1 |
0 |
0 |
1 |
1 |
0 |
0 |
1 |
|
1 |
0 |
1 |
0 |
1 |
0 |
1 |
1 |
|
1 |
0 |
1 |
1 |
1 |
0 |
1 |
0 |
|
1 |
1 |
0 |
0 |
1 |
1 |
1 |
0 |
|
1 |
1 |
0 |
1 |
1 |
1 |
1 |
1 |
|
1 |
1 1 |
1 1 |
0 1 |
1 1 |
1 0 |
0 0 |
1 0 |
|
|
|||||||
Pornind
de la tabel, alcatuim diagramele VK pentru G3, G2 ,G1,G0.
Dupa minimizare obtinem urmatoarele expresii :
G3=B3
G2=B2 + B3
G1=B1 + B2
G0= B0
B1
A caror implementare conduce la schema din fig :
CONVERTOR DE COD “GRAY- BINAR NATURAL”
Tabelul de adevar al convertorului este prezentat mai jos :
Intrucat aplicarea
procedeului este destul de laborioasa, apelam la urmatorul artificiu
: cunoscut fiind faptul ca A AB = B, calculam cu ajutorul
relatiilor urmatoarele sume modulo 2 :
CIRCUITE DE CODIFICARE
Codificatorul este un c.l.c cu n intrari si m iesiri de adresa
Codificatorul de adresa simplu
Acesta furnizeaza la iesire un cuvant binar de m biti atunci cand numai una din cele n intrari ale sale este activata .
Deci nr cuvintelor furnizate este n= 2m -1.Codificatoarele constituie de fapt subsisteme ale unor circuite integrate M.S.I, sau L.S.I cum ar fi :convertoarele de cod, circuitele ROM, PLA, etc.
In lucrare se va sintetiza un codificator de dresa cu 7 intrari , deci cuvantul de adresa va fi format din 3 biti : n=7, m=3.Mai jos sunt prezentate expresiile functiilor de iesire si se obtine varianta de implementare prezentata in fig de mai jos
Observatie
este interzisa activarea simultana a mai multor linii de intrare , deoarece se pot crea confuzii . In cazul in care nu se poate evita activarea simultana a mai multor intrari, se folosesc circuite de codificare prioritare .
|
Politica de confidentialitate | Termeni si conditii de utilizare |
Vizualizari: 37
Importanta: 
Termeni si conditii de utilizare | Contact
© SCRIGROUP 2024 . All rights reserved
