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ETUDE SIMPLIFIEE DU MODULATEUR FM A BOUCLE A VERROUILLAGE DE PHASE

physique

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Etude simplifiée du modulateur FM a boucle à verrouillage de phase




I – Structure fonctionnelle du modulateur.

II – Remarques préliminaires à l’étude du modulateur.

1) La boucle à verrouillage de phase (ou PLL « Phase locked loop ») est un systÈme asservi (contre-réaction).

    Nous verrons successivement :

-         Le principe de la PLL

-         L’application de la PLL à la synthÈse de fréquence.

-         L’application du synthétiseur de fréquence à PLL à la modulation FM.

-         Les propriétés particuliÈres du montage utilisé dans le thÈme.

2) Parmi les signaux ci-dessus :

-         VVCO est une tension sinusoÏdale (avec composante continue de polarisation). 

-         Vout  est une tension sinusoÏdale (la composante continue est supprimée par le transformateur) ; la sinusoÏde convient bien aux oscillations dans les  antennes (émission-réception)  et à la propagation dans l’air.

-         Vréf   est intermédiaire entre une sinusoÏde (avec composante continue) et un signal rectangulaire ; il s’agit d’une sinusoÏde écrÊtée, produite par l’oscillateur à quartz.

-         VPLL  est une tension continue, à variation lente devant la période des autres signaux (t = 10 ms)

-         Les autres signaux (VR , VV , FR  , FV  et Vmod) sont rectangulaires.

Le terme « déphasage » ne concerne en toute rigueur que les signaux sinusoÏdaux (la phase est un angle) ; pour les autres signaux le terme exact est « décalage (temps) » ; mais quand on étudie le fonctionnement des PLL, on a coutume par simplification d’utiliser le terme « déphasage » quelle que soit la forme des signaux :

-         décalage des deux signaux périodiques non sinusoÏdaux : Dt (une fraction de période : - T < Dt < T )

-          « déphasage » de ces deux signaux : DF =            ( - 2p < DF < +2p )

Remarque : les comparateurs de phase simples (envisagés au début de ce document) ont une échelle - p/2 < DF < +p/2 ou une échelle - p < DF < +p  selon leur technologie. Seuls les comparateurs phase-fréquence ont une échelle  - 2p < DF < +2p . Pour réduire le nombre de courbes nous prendrons toujours l’échelle - 2p < DF < +2p

3) Les circuits d’un systÈme à PLL peuvent Être alimentés de deux façons :

-         Alimentation bipolaire (symétrique) : les tensions peuvent Être positives ou négatives, et le point de repos est à 0V, les caractéristiques sont centrées sur 0.

-         Alimentation unipolaire : c’est le cas pour le montage du thÈme et c’est l’exemple que nous utiliserons pour cette étude ; toutes les tensions sont positives (ex. de 0 à 8V), les caractéristiques sont centrées sur un point de repos correspondant à 4V par exemple.

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III – Principe de la boucle à verrouillage de phase.

1)      Structure.


Les éléments de base de la PLL sont :

-         Un comparateur de phase.

-         Un filtre passe-bas.

-         Un oscillateur commandé en tension (OCT ou VCO « Voltage Controlled Oscillator »).

2) Comparateur de phase.

Ce circuit compare la phase de ces deux signaux, et fournit une tension d’erreur uDF(t) dont la valeur moyenne est proportionnelle au déphasage DF (ou « erreur de phase ») entre ve  et  vs :

          ve (t) = ve  sin (we t + je)                      vs (t) = vs  sin (ws t + js)

          DF = (we t + je) - (ws t + js) = (we - ws)  t + (je - js)

a)      Premier cas : la boucle est « verrouillée », nous verrons que cela se traduit par Fs = Fe :

                                                                    DF = je - js

b) Second cas : la boucle n’est pas verrouillée : DF et la tension uDF(t) varient à la fréquence (Fe – Fs)  qui est la fréquence des « battements » de ve  et  vs .

La forme de la tension uDF(t) peut varier en fonction de la technologie du comparateur de phase (analogique, numérique) et en fonction de la valeur du déphasage ; l’important est que sa valeur moyenne varie linéairement en fonction de DF.


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2)      Filtre passe-bas.

Le rôle de ce filtre est d’extraire la valeur moyenne de la tension uDF(t), en rejetant les harmoniques. On obtient en sortie une tension u continue égale à < uDF(t)> + 4 V (voir la caractéristique de transfert page précédente, les 4 V représentent le point de repos).



Quand la boucle est verrouillée, les fréquences Fs et Fe  sont égales, donc l’erreur de phase DF et la tension u sont constantes (aux perturbations prÈs).

Remarque : les paramÈtres du filtre (fréquence de coupure, pente, amplification pour les filtres actifs) sont déterminants pour les caractÈres de l’asservissement : stabilité, précision, temps de réponse, plages de capture et de verrouillage.

3)      Oscillateur commandé en tension (VCO).


Un oscillateur est un dipôle actif (sans compter les bornes d’alimentations) qui produit un signal périodique. Un VCO est un quadripôle, il possÈde une entrée pour une tension de commande u qui permet de faire varier, linéairement de préférence, la fréquence Fs  de l’oscillateur.


Dans le montage du thÈme, l’oscillation  vs (t)  produite est sinusoÏdale. La fréquence du VCO seul (non bouclé par la PLL) n’est ni précise ni stable.

La fréquence Fs de travail doit Être choisie entre Fs min   et Fs max  , et de préférence au voisinage de la « fréquence centrale » du VCO : FS0 , qui correspond au point de repos u = 4V.

La valeur désirée de la fréquence centrale FS0   du VCO est obtenue par le choix des éléments (L , C) de l’oscillateur.                                                                                                                                                             3/15

4)      SynthÈse : caractéristique de transfert « comparateur de phase + filtre + VCO ».


La synthÈse des  deux caractéristiques précédentes donne la caractéristique de transfert ci-dessous :

5)      Etude simplifiée du fonctionnement de la PLL.

Envisageons le montage expérimental ci-dessous : la PLL est attaquée par un générateur de signal sinusoÏdal de fréquence variable Fe .


Supposons (voir courbes précédentes) les valeurs suivantes pour le VCO :

-         fréquence centrale FS0 = 1 kHz (pour u = 4 V) (valeurs du point de repos)

-         Fs min = 600 Hz  (pour u = 0 V)

-         Fs max  = 1400 Hz (pour u = 8 V)

Supposons que le filtre passe-bas est parfait et ne laisse passer que les signaux de fréquence < 100 Hz

a)      PLL verrouillée (Fs = Fe) :

-         Si Fe = Fs = FS0 (cas idéal) alors u = 4V = cte (tension de repos du moyenneur) et DF =0 = cte ; vs et ve  ont mÊme fréquence et mÊme phase.

-         Si Fe = Fs = 900 Hz alors u = 3 V = cte et DF = - p/2 = cte ; vs est en avance de T/4 sur ve .

-         Si Fe = Fs = 1100 Hz alors u = 5 V = cte et DF = + p/2 = cte ; vs est en retard de T/4 sur ve .

Dans ces 3 cas  DF = cte donc u = <uDF(t)> = cte ; mais en fait il y a toujours des perturbations : si Fs  tend à  augmenter, alors l’écart de phase DF = je-js diminue, donc <uDF(t)> et u diminuent, ce qui ramÈne Fs à la mÊme valeur que Fe ; de mÊme si Fs tend à diminuer ; il s’agit donc d’un équilibre stable.             

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b)      PLL non verrouillée (Fs ¹ Fe) : 

Le comparateur de phase fournit un signal uDF(t) formé de deux composantes :

-         l’une de fréquence basse (Fe – Fs) qui pourra Être dans certains cas dans la bande passante du filtre (0<F<100Hz)

-         l’autre de fréquence haute (Fe + Fs) qui est toujours >> 100 Hz donc rejetée par le filtre.

Faisons varier Fe à partir de 500 Hz :

-         Fe = 500 Hz ; le comparateur de phase fournit une fréquence haute 1500 Hz et une fréquence basse 500 Hz ; les deux sont rejetées par le filtre ; u reste à sa valeur de repos 4 V et Fs  reste égale à sa valeur de repos FS0 = 1kHz ; la PLL n’est pas verrouillée.

-         Fe = 900 Hz : la fréquence basse atteint 100 Hz et est transmise par le filtre. La fréquence Fs se met à osciller à 100 Hz (autour de FS0 = 1000 Hz) mais en se rapprochant de 900 Hz (* voir page suivante), donc u diminue. C’est la phase de capture. Quand Fs  atteint Fe = 900 Hz, la PLL se verrouille, alors u = cte = 3 V et  DF = - p/2 = cte .

-         900 Hz < Fe  < 1400 Hz : la PLL reste verrouillée, avec Fs  = Fe ; le déphasage varie de - p/2 à 2p et u varie de 3V à 8V.

-         Fe = 1400 Hz et au-delà ; Fs ne peut plus augmenter ; la boucle se déverrouille (Fs ¹ Fe), fs retombe à FS0 = 1000Hz, l’écart de fréquence (Fe – Fs) = 400 Hz puis croit, cet écart est de fréquence supérieure à la bande passante du filtre passe-bas, donc u = 4 V = cte .

MÊme principe pour Fe décroissante de 1500 Hz à  500 Hz : verrouillage à 1100 Hz et décrochage à 600 Hz.

 Pour cette PLL on dira que :

-         La plage de capture est de 900 Hz à 1100 Hz.

-         La plage de verrouillage est de 600 Hz à 1400 Hz.


L’expérience peut se résumer par les courbes suivantes :

-         Fe < 900 Hz : PLL non verrouillée

-         Fe = 900 Hz : capture

-         900 Hz < Fe < 1400 Hz : verrouillage

-         Fe =  1400 Hz : décrochage

-         Fe > 1400 Hz : PLL non verrouillée

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-         Fe > 1100 Hz : PLL non verrouillée

-         Fe = 1100 Hz : capture

-         1100 Hz > Fe > 600 Hz : verrouillage

-         Fe =  600 Hz : décrochage

-         Fe  < 600 Hz : PLL non verrouillée

En simplifiant on peut dire que :

-         la plage de capture dépend plutôt de la bande passante du filtre.

-         la plage de verrouillage dépend plutôt des fréquences extrÊmes du VCO

-        


la plage de verrouillage est plus large que la plage de capture.




(*) Le phénomÈne de capture est trÈs complexe ; on peut donner une premiÈre explication simple (mais « schématique » !) au fait que Fs se rapproche de Fe en disant que dÈs que Fe entre dans la plage de capture le filtre est « passant » donc la contre-réaction intervient et réagit à la situation Fs > Fe en diminuant Fs .

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Pour comprendre qualitativement le principe de la capture, imaginons un modÈle mécanique formé de deux disques tournant l’un face à l’autre sur deux axes colinéaires (comme les deux plateaux d’un embrayage), l’un entrainé à la vitesse Fe (fréquence de rotation en tours/s) par un moteur puissant et l’autre entrainé dans le mÊme sens à la vitesse FS0 = 1000 tr/s = 1000 Hz par un trÈs petit moteur de couple faible ; un ressort de torsion se trouve entre les deux disques, il est fixé en permanence au disque Fe , et pour le moment il n’est pas fixé au disque FS0 donc les deux disques sont indépendants au départ.

On part de Fe = 600 Hz (disques indépendants)  et l’on augmente Fe  : à la vitesse Fe = 900 Hz  on entre dans la plage de capture (Bande passante du filtre) : dans notre modÈle, traduisons cela par l’apparition d’une liaison élastique tendant à accoupler les deux disques (le ressort de torsion s’accroche au disque FS). Alors le disque Fs  est « attiré » par le disque Fe à travers la liaison élastique ; en raison de cette liaison et de son inertie, sa vitesse commence à osciller autour de sa vitesse initiale de 1000 Hz, mais quand le disque oscille vers Fe = 900 Hz , il oscille plus loin car il est attiré, et au contraire quand il oscille en s’éloignant de 900 Hz, il oscille moins loin (voir courbe ci-dessus) car c’est simplement un « rebond » de la liaison élastique et car le disque Fe est en train de « s’éloigner » donc le ressort est en train de se tendre !

 Donc petit à petit la fréquence de rotation Fs se rapproche de Fe , les oscillations de la vitesse Fs s’arrÊtent et c’est le verrouillage : Fs = Fe les deux disques tournent à la mÊme vitesse 900 Hz avec un déphasage constant car le ressort de torsion doit vaincre le couple moteur du petit moteur qui cherche à tourner à 1 kHz.

6)      Une application des PLL : la démodulation FM.

Le signal modulé FM capté par le récepteur est appliqué à l’entrée de la PLL ; celle-ci se verrouille et suit les variations de fréquence dues à la modulation. Le filtre passe bas est calculé pour laisser passer les fréquences du signal modulant (ex. : audiofréquences), ainsi on recueille le signal u(t) (sortie du filtre et commande du VCO) qui est l’image du signal modulant de départ (il existe d’autres façons de démoduler la FM).

 IV – L’application de la PLL à la synthÈse de fréquence.

1)      Multiplicateur de fréquence.


Dans cette application des PLL la fréquence d’entrée Fe est fixe, précise et trÈs stable : c’est une fréquence de référence (Fe = Fréf).

Un diviseur de fréquence par N (variable par programmation ou roues codeuses) est inséré dans le retour de la boucle.  La boucle une fois verrouillée la fréquence Fs / N est égale à Fréf , donc le VCO oscille à une fréquence  Fs = N Fréf  (le VCO est réalisé de façon que les fréquences Fs que l’on veut produire soient comprises dans sa plage de fonctionnement).

Un des avantages de cette méthode est que les fréquences produites bénéficient de la précision et de la stabilité de la fréquence de référence.

Ce principe est surtout utilisé dans les « synthétiseurs de fréquence » (voir page suivante), qui permettent d’utiliser des oscillateurs de référence à quartz (fréquence élévée) et qui produisent des fréquences plus facilement variables avec des pas quelconques.

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2)      Synthétiseur de fréquences.


Objectif : pour le moment l’objectif est seulement de produire une porteuse, c’est à dire une tension sinusoÏdale de fréquence fixe précise, trÈs stable et programmable par pas de 5kHz dans la bande autorisée de 41,110 MHz à 41,200 MHz. Il ne s’agit pas encore de moduler la porteuse, ceci sera étudié par la suite (par. V).

Pour correspondre aux notations du thÈme :

-         La tension u des schémas précédents (sortie du filtre, commande du VCO) sera maintenant appelée VPLL

-         La fréquence d’entrée de la PLL (Fe) sera appelée FR

-              «      «      de sortie     «      «  (FS)     «      «      Fmes

Par rapport au multiplicateur de fréquence étudié page précédente, on ajoute :

-         Un second diviseur de fréquence (/ R) en cascade avec l’oscillateur de référence, qui permet d’obtenir le « pas » (FR = Fréf / R), c’est à dire la variation élémentaire de fréquence que l’on pourra obtenir pour la porteuse.

-         Un amplificateur qui permet :

-         d’obtenir une puissance d’émission suffisante.

-         d’adapter l’impédance de sortie du synthétiseur à l’impédance de l’antenne et du cable de liaison.

Une fois que le pas désiré FR désiré est obtenu, il suffit de multiplier la fréquence du pas par un nombre entier N pour obtenir toute fréquence de sortie Fmes multiple du pas située dans la plage de travail du VCO.

En effet, la boucle étant verrouillée :

FV = FR = 5 kHz

Fmes = N Fv = N  x 5 kHz

Ici l’oscillateur à quartz oscille à la fréquence  Fréf = 10 245 kHz, donc le diviseur doit Être égal à :

R = 10 245 / 5 = 2049

Le diviseur N (que l’on devrait appeler « multiplicateur ») varie de 2 en 2  car il y a un canal tous les 10 kHz, ses valeurs extrÊmes sont :

-         8222 pour une porteuse à 5 kHz x 8222 = 41,110 MHz

-         8240  «      «       «      «     5 kHz x 8240 = 41,200 MHz

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V – Application du synthÈtiseur de fréquence à PLL à la modulation FM.

Nous n’envisagerons que le cas du thÈme, dans lequel le signal modulant est un simple signal logique TTL ; la porteuse modulée n’aura donc que deux fréquences possibles, et il s’agit plutôt d’une modulation FSK (Frequency shift keying) (trÈs utilisée en BF pour les modems).


Le circuit de modulation, qui commande le VCO, est symbolisé ici par le symbole ci-dessous :


Ce circuit utilise deux capacités variables (diodes varicap) commandées par les tensions VPLL  et  Vmod .

L’entrée VPLL est conçue pour produire une variation assez importante de la fréquence Fmes du VCO, de façon à pouvoir régler la fréquence d’oscillation libre Fmes 0 (fréquence centrale FS0) sur toute la bande FM autorisée : Fmes min < 41,110 MHz et  Fmes max > 41,200 MHz .

En revanche l’entrée Vmod  est conçue pour ne produire qu’une variation limitée, de façon à ne pas empiéter sur les canaux d’émission voisins :

Vmod = 0                      ®                    Fmes = N FR

Vmod = 5V                   ®                    Fmes = N FR + DFmes = N FR + 5 kHz

Le principe de ce modulateur est trÈs simple : il suffit d’empÊcher la PLL de réagir aux variations de fréquence Fmes  causées par le signal modulant ; pour cela il faut choisir le filtre pour que la PLL soit lente devant la durée des impulsions positives de Vmod . A chaque impulsion, Fmes augmente d’environ 5 kHz, donc la PLL déverrouille durant 300 µs ; mais la tension VPLL  n’a pas le temps de varier, et dÈs la fin de l’impulsion la fréquence Fmes reprend la valeur normale (porteuse) et la PLL reverrouille.

En revanche, si le filtre de la PLL était trop rapide, la modulation ne pourrait avoir lieu car à l’instant oÙ Vmod passerait à 5V, la fréquence Fmes tendrait à augmenter, mais la PLL verrouillée réagirait trÈs vite et la maintiendrait égale à N FR .

Il faut donc concevoir le filtre  pour :

            

-         que la PLL ne réagisse pas ou trÈs peu durant l’état haut de chaque impulsion de Vmod (300 µs).

-         que la PLL réagisse faiblement en qqes ms aux petites perturbations de la fréquence de la porteuse Fmes.

-         que la PLL réagisse fort en qqes dizaines de ms à l’écart entre Fmes et FR durant la phase de capture jusqu’au verrouillage.

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Nous ferons une étude plus détaillée de l’ensemble « comparateur de phase + filtre » dans le paragraphe suivant (« Propriétés particuliÈres du montage utilisé dans le thÈme »), mais il suffit pour le moment de vérifier que la constante de temps du filtre choisie par le constructeur satisfait bien aux trois impératifs précédents :

Cette valeur est donc correcte tant pour la modulation FM que pour le fonctionnement de la boucle.

Vérifions (calcul approché) que la plage de capture est assez large ; on a vu qu’elle dépend principalement de la bande passante du filtre passe-bas, dont la fréquence de coupure est :

Une différence de fréquence de ± 16 Hz de FV sur FR  correspond sur Fmes  à une différence de fréquence :

DFmes = (± 16 Hz) x N = (± 16 Hz) x 8200 = ± 131,2 kHz

Si l’on rÈgle la fréquence centrale du VCO aux environs (ce réglage est délicat !) du milieu de la bande autorisée ( Fmes0 = 41,155 Mhz) alors la capture pourra s’effectuer approximativement de Fmes 0  - DFmes = 41,024 MHz à Fmes 0  + DFmes = 41331 MHz, donc toute la bande sera bien couverte.

VI – Les propriétés particuliÈres du montage utilisé dans le thÈme.

La particularité la plus importante est l’utilisation d’un « comparateur phase-fréquence » à la place d’un simple comparateur de phase.

1)      Ecart de phase et écart de fréquence.


Les chronogrammes ci-dessus donnent un exemple de PLL verrouillée, avec vV en retard sur vR. Le troisiÈme signal nommé « uDF »  donne un exemple simplifié de tension dont la valeur moyenne est l’image du déphasage.



Ici le déphasage est positif, donc la fréquence Fmes = N FV est supérieure à FS0   et la tension u = VPLL est supérieure à sa valeur de repos (4 V dans l’exemple précédent).

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Les chronogrammes ci-dessus donnent un exemple de PLL non verrouillée, en phase de capture avec FV < FR.

On voit que la différence des deux fréquences se traduit par une sorte de « déphasage » DF, mais ce « déphasage » est variable à la fréquence (FR – FV) ; le signal « uDF » (simplifié) présente une valeur moyenne proportionnelle à l’écart de fréquence (FR – FV). Cette valeur moyenne est élevée et agit sur le VCO de telle façon que FV augmente jusqu’au verrouillage FV = FR

En conclusion un écart de fréquence peut toujours s’interpréter comme un écart de phase.

2)      Principe du comparateur de phase simple.

Avec un comparateur de phase simple nous avons vu que si la PLL est verrouillée, les fréquences FR et FV sont égales, mais qu’il y a obligatoirement une différence de phase constante entre vR et vV (sauf dans le cas trÈs particulier ou Fmes = N FV  = FS0  fréquence centrale du VCO) ; en effet c’est cette différence de phase qui permet d’obtenir la valeur de u = VPLL qui fait osciller le VCO à la bonne fréquence (revoir les exemples (III, 5 ,a) page 4 et revoir les caractéristiques pages 2, 3 et 4).

3)      Principe du comparateur phase-fréquence.

L’avantage du comparateur phase-fréquence est de permettre, une fois la PLL verrouillée, d’obtenir non seulement que vV  ait la mÊme fréquence que vR , mais aussi la mÊme phase.

Nous avons vu qu’avec le comparateur simple, un déphasage est nécessaire pour produire la tension u = VPLL de commande du VCO.  Le comparateur phase-fréquence n’a pas besoin de ce déphasage, car il est capable de produire une tension d’équilibre u = VPLL , élaborée pendant la capture et mémorisée par le filtre (condensateur). Il n’y a plus besoin de point de repos (4 V précédemment) et une fois la boucle verrouillée il n’y a plus besoin de déphasage. La tension d’équilibre VPLL produite va de 0 à 8 V selon la fréquence Fmes désirée.

a)      Exemple avec utilisation de la sortie 13 (PD out) du Motorola MC145170.

V PLL (u)

 
Commençons par cet exemple, qui n’est pas le montage du thÈme mais qui est d’approche plus simple.


La sortie PD out fonctionne de la façon suivante (voir doc Motorola) :

-         PLL verrouillée vs et ve mÊme fréquence et mÊme phase : PD out est à haute impédance.

-         PLL verrouillée, si une perturbation crée une petite avance de phase de vV sur ve : impulsions trÈs courtes de valeur 0 sur PD out puis retour à haute impédance.

-         PLL verrouillée, si une perturbation crée un petit retard de phase de vV sur vR : impulsions trÈs courte de valeur 5V sur PD out puis retour à haute impédance.

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-         PLL non verrouillée (capture) si FV  > FR impulsions de valeur 0 sur PD out, de durée proportionnelle à l’écart de fréquence, puis retour à haute impédance.

-         PLL non verrouillée (capture) si FV  < FR impulsions de valeur 5V sur PD out, de durée proportionnelle à l’écart de fréquence, puis retour à haute impédance .

Toutes ces impulsions sont à la fréquence du pas FR = FV = 5kHz. Avec ce montage supposons que le VCO est alimenté entre 0 et 5V.

Imaginons que la fréquence centrale du VCO est 41,12 MHz pour une tension u =V PLL de 2,5 V, et que la fréquence du « canal » que nous voulons obtenir est 41,18 MHz , correspondant par exemple à u =V PLL = 4V.

A la mise en route,  le condensateur C est déchargé, donc u = V PLL part de 0. Cela impose au VCO d’osciller à la fréquence minimale (exemple Fs = 40,8 MHz). La fréquence FV = Fs / 8200 = 4,97 kHz est inférieure à FR = 5 kHz, donc PD out présente de larges impulsions 5V.

A chaque impulsion 5 V, C se charge, et aprÈs chaque impulsion C garde sa charge car PD out revient à haute impédance et la résistance d’entrée du VCO est trÈs grande. Progressivement u = V PLL augmente, ce qui augmente les fréquences Fmes et FV = Fmes / N ; par suite l’écart de fréquence entre FV et FR diminue, donc les impulsions de PD out sont de plus en plus courtes. A un moment l’équilibre est atteint et la PLL se verrouille avec u = V PLL = 4 V = cte (tension d’équilibre) et Fmes   = 41,18 MHz = cte ; VV et VR ont alors mÊme fréquence et mÊme phase.

Ensuite en théorie la sortie PD out reste en permanence à haute impédance (à part de trÈs courtes impulsions non opérantes, voir doc Motorola). En pratique les perturbations provoquent de petites corrections en plus ou en moins (impulsions PD out vers 5V ou vers 0).

On peut dire que la tension d’équilibre u = V PLL = 4 V a été fabriquée par l’ensemble « comparateur phase-fréquence + filtre » pendant la capture, puis a été mémorisé par le condensateur. Ainsi les phases de VV  et VR peuvent Être égales, car il n’y a pas besoin de déphasage pour entretenir la valeur de u = V PLL. 

b)     


Exemple avec le montage du thÈme : sorties 14 (FR) et 15 (FV) du MC145170.

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Revenons à l’alimentation réelle du VCO entre 0 et 8V.

Les sorties PHR (14) et PHV (15) sont configurées de la façon suivante (voir doc Motorola) :

-         PLL verrouillée vV et vR mÊme fréquence et mÊme phase : PHR et PHV restent à 5V.

-         PLL verrouillée, si une perturbation crée une petite avance de phase de vV sur vR : impulsions trÈs courtes de valeur 0 sur PHV (le reste du temps à 5V).

-         PLL verrouillée, si une perturbation crée un petit retard de phase de vV sur vR : impulsions trÈs courtes de valeur 0 sur PHR (le reste du temps à 5V).

-         PLL non verrouillée (capture) si FV  > FR impulsions de valeur 0 sur PHVR de durée proportionnelle à l’écart de fréquence, puis retour à 5V.

-         PLL non verrouillée (capture) si FV  < FR impulsions de valeur 0 sur PHR de durée proportionnelle à l’écart de fréquence, puis retour à 5V.

La fréquence des impulsions est celle de FR = 5 kHz ; quand les sorties « restent à 5V » elles présentent à chaque période (200 µs) une trÈs courte impulsion vers 0. Ces impulsions sont inopérantes, dans nos simulations nous leur avons donné une durée de 1 µs.

Imaginons que la fréquence centrale du VCO est 41,12 MHz pour une tension u =V PLL de 4 V, et que la fréquence du « canal » que nous voulons obtenir est 41,18 MHz , correspondant par exemple à u =V PLL = 4,5V.

A la mise en route les condensateurs sont vides et VPLL = 0. Donc Fmes  part de Fmes min (exemple 41 MHz) et FV < FR ; par suite :

-         PHV « reste » à 5V (C3 se charge, Vc4  et V+ tendent vers 5V).

-         PHR présente des impulsions (0 V) assez larges au départ ; la valeur moyenne de V- est inférieure à V+, donc la tension d’entrée différentielle moyenne de l’AOP est positive, sa tension de sortie moyenne est positive et C5 se charge, donc VPLL augmente, ce qui augmente la fréquence Fmes  produite par le VCO.

-         Quand Fmes atteint la valeur souhaitée 41,18 MHz, alors FV = FR et la PLL se verrouille. On a alors aux bornes de C5  VPLL = 4,5V. Comme Vv est en phase avec VR il n’y a plus d’impulsions sur PHR et PHV, qui restent à 5V. Les tensions aux bornes des condensateurs VPLL , Vc3  et Vc4  sont constantes, il n’y a pas de courant à travers les résistances, et l’on a :

-         V+ = Vc3 = 5V

-         V- = V+ = 5 V (l’AOP est en régime linéaire car Vs de l’AOP = VPLL = 4,5V).

-         Vc4 = 0,5 V(5V – 4,5V).

Ces valeurs sont les valeurs d’équilibre de la PLL pour Fmes = 41,18 MHz. La tension VPLL d’équilibre est mémorisée par le condensateur C5 .

Pour examiner la réaction de la PLL aux perturbations de Fmes autour de cet équilibre, il faut reproduire artificiellement les potentiels d’équilibre car la simulation est en boucle ouverte.

Donc on prendra comme conditions initiales des condensateurs (IC) les valeurs Vc5 = 4.5 V, Vc4 = 0.5V et Vc3 = 5V. La simulation est à la fois temporelle et paramétrique :

-         Fréquence des sources PHR et PHV 5 kHz (période 200 µs)

-         Temps final 10 ms

-         ParamÈtre « Deltaphase » qui représente la durée des états bas de PHV ou PHR ; on fait varier Deltaphase de 5µs à 185 µs pour tester la réaction de la PLL à différents écarts , d’abord dans le sens FV > FR puis Fv < FR .

La premiÈre simulation montre qu’en l’absence d’écart VPLL reste stable (équilibre), et que si FV tend à augmenter la boucle contre-réagit en diminuant VPLL (cte de temps 10 ms), ce qui ramÈne Fmes à la valeur correcte.

La seconde simulation montre que si FV tend à diminuer la boucle contre-réagit en augmentant VPLL .

La derniÈre page reproduit les mÊmes simulations avec un point d’équilibre Fmes  différent (ex. Fmes = 41,12 MHz pour VPLL = 3 V donc on initialise Vc5 = 3 V, Vc4 = 2 V  et Vc3 = 5 V).

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