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Génération de temps d’attentes

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Génération de temps d’attentes

Les C5X sont des composants rapides. Les composants externes qui travaillent avec eux sont parfois trop lents. Par exemple une mémoire, avec un temps d’accès de tacc = 60 ns, ne pourra pas être lue par un C50 de fréquence 40 MHz (soit un temps de cycle de TCLKOUT1=50 ns) puisque le temps de cycle est inférieur à tacc de la mémoire (Cf figure 30). Il est donc utile de pouvoir allonger le temps de cycle pour pouvoir accéder à un périphérique lent. Ce Wait State peut être généré de 2 façons :




par logiciel : utilisation des registres PDWSR, IOWSR et CWSR (attente jusqu'à 7 cycles),

en utilisant la broche READY (attente > 7 cycles) : le DSP est en attente tant que la broche READY = 0.

Génération des temps d’attente logiciel :

Le registre PDWSR permet de choisir pour chaque page de 16 Kmots de la mémoire programme et de la mémoire données, les temps d’attente (0, 1, 2, 3 ou 7 cycles) respectifs. Le choix est fait à partir de 2 bits par page et d’un troisième bit qui se trouve dans CWSR.

Registre

Bits

Espace

Adresses

PDWSR

Programme

0000h - 3FFFh

4000h -7FFFh

8000h - 0BFFFh

0C000h - 0FFFFh

Données

0000h - 3FFFh

4000h -7FFFh

8000h - 0BFFFh

0C000h - 0FFFFh

Fig. 38 :Registre PDWSR.

Le registre IOWSR permet de gérer les mêmes temps d’attente, mais cette fois-ci pour les ports d’entrée/sortie. Il y a deux possibilités de gestion des 64 Kports en fonction du bit BIG de CWSR.

Lorsque BIG = 0 les 16 premiers ports localisés en mémoire sont regroupés en paires formées de 2 adresses consécutives : (0 - 1), (2 - 3),, (1E- 1F). Chacune de ces paires peut être configurée avec un temps d’attente basé sur le même principe vu précédemment. Par contre tous les autres ports font partis du même espace modulo 16. Par exemple, le port 16h, le port 26h, etc font partis du même espace que le port 6. Cette configuration permet une grande souplesse pour l’accès à des CAN, CNA. Ainsi dans l’exemple donné à la figure 37, chaque accès à 2 CAN ou CNA peut être configuré séparément.

Lorsque les ports sont utilisés pour accéder à de la mémoire, ce mode n’est pas conseillé et dans ce cas on prend le mode BIG = 1. Dans ce cas l’espace mémoire est décomposé en page de 8 Kports configurables.

Registre

Bits

Espace

Adresse

BIG = 0

BIG = 1

IOWSR

Entrée/sortie

Port 0/1, Port 10/11, etc

0000h - 1FFFh

Port 2/3, Port 12/13, etc

2000h - 3FFFh



Port 4/5, Port 14/15, etc

4000h - 5FFFh

Port 6/7, Port 16/17, etc

6000h - 7FFFh

Port 8/9, Port 18/19, etc

8000h - 9FFFh

Port A/B, Port 1A/1B, etc

0A000h - 0BFFFh

Port C/D, Port 1C/1D, etc

0C000h- 0DFFFh

Port E/F, Port 1E/1F, etc

0EFFFh - 0FFFFh

Fig. 39 : Registre IOWSR.

Le registre CWSR est constitué de 5 bits et permet de choisir pour chaque espace mémoire la correspondance entre les 2 bits associés à un espace mémoire et le temps d’attente généré.

n (position du bit

dans CWSR)

Espace mémoire associé

Mémoire programme

Mémoire données

Espace d’entrée/sortie (bits de 0 à 7 de IOWSR)

Espace d’entrée/sortie (bits de 8 à 15 de IOWSR)

BIG

Fig. 40 : Registre CWSR.

Valeur des paires de bits des registres PDWSR ou IOWSR

Wait State généré (cas ou bit n = 0 de CWSR)

Wait State généré (cas ou bit n = 1 de CWSR)

Fig. 41 : Correspondance entre les bits de PDWSR et IOWSR et l’attente générée (Wait State)

Un exemple est donné au chapitre 13.3 avec la programmation de 2 cycles d’attente pour l’espace d’entrée/sortie.

Génération des temps d’attente matériel :

Si le temps d’attente logiciel n’est pas suffisant, il faudra utiliser la broche READY qui lors d’un accès en mémoire externe sera forcée à 0 jusqu'à ce que le temps d’accès nécessaire au circuit externe soit atteint. Le circuit extérieur force alors la broche READY à 1 et le DSP vient lire ou écrire vers le circuit extérieur.

L’utilisation de la broche READY implique l’ajout d’une logique externe pour gérer cette broche (par exemple un monostable activé par les broches IS et WR pour un accès vers l’espace d’entée/sortie).






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